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reg与wire的用法,证明reg可以在右边,wire型在左边,来作组合逻辑处理。

reg与wire的用法,证明reg可以在右边,wire型在左边,来作组合逻辑处理。

        • 1,RTL
        • 2,生成的原理图

1,RTL

参考文献:
1,verilog 中 wire 和reg 的使用
2,解决一个assign问题,assign怎么用,assign有啥物理意义

module a(
clk,a,b,y,out);
input clk;
input a, b;
output wire y;
output reg out;reg c, d;always@(posedge clk)beginc <= a;d <= b;endassign y = c + d;always@(posedge clk)beginout <= y;endendmodule

2,生成的原理图

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