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Versal - 基础4（VD100+Versal IBERT）

news 文章来源：https://blog.csdn.net/DongDong314/article/details/145283981 2025/4/21 9:49:18

1. 简介

在之前的一篇博文中，我分享了在 Zynq Ultrascale+ MPSoC 中使用 IBERT 的方法。

《Vivado - 集成眼图分析仪 + Serial I/O IBERT + 误码率_vivado ibert-CSDN博客》

本文进一步探讨 Versal 中使用 IBERT 的方法。

2. 硬件平台

芯片：XCVE2302-SFVA784-1LP-E-S，包含两个 GT Bank。

2.1 VD100

2.1.1 时钟梳理

按照原理图，确定 Clock Sources 和 Destinations。

Source:
------------------------------------------------------------------------
G4(SiT9121AI-2B1-33E156.250000) -> caps -> SFP_CLK_P(N) -> U2A(conn) ->|Destinations(XCVE2302-SFVA784-1LP-E-S)(U1):
---------------------------------------------------
|-> U24A.B9(104_CLK0_P) -> U1.H7(GTYP_REFCLKP0_104)
|-> U24A.B8(104_CLK0_N) -> U1.H6(GTYP_REFCLKN0_104)

2.1.2 SFP 连接器

1）实物图

SFP1，Bank 104，ch0
SFP2，Bank 104，ch1

2）Bank 104 原理图

2.2 建立工程

2.2.1 打开示例模板

与 Zynq MPSoC 不同，这里直接新建示例工程即可。

选择目录和器件：

2.2.2 选择 GT Quad

IMPORTANT: The Versal IBERT example design retains the default link coupling value (AC coupling) provided by the Transceiver Wizard instances in this design. It is up to you, the user, to ensure that the link coupling mode set in the Transceiver Wizard IP instance(s) in this example design matches the link coupling mode used on your board to prevent potential damage to your device. For example, when using DC coupling on the link the internal AC coupling cap needs to be enabled.

重要提示：Versal IBERT 示例设计保留了该设计中收发器向导实例提供的默认链路耦合值（AC 耦合）。用户需要确保该示例设计中收发器向导 IP 实例设置的链路耦合模式与板上使用的链路耦合模式匹配，以防止设备潜在损坏。例如，当在链路上使用 DC 耦合时，需要启用内部 AC 耦合电容。

2.2.3 添加 SFP 使能

对应的管教绑定如下：

set_property PACKAGE_PIN F23   [get_ports {CLK_IN_D_0_clk_p[0]}]
set_property IOSTANDARD LVDS15 [get_ports {CLK_IN_D_0_clk_p[0]}]set_property PACKAGE_PIN D26     [get_ports {sfp0_disable[0]}]
set_property IOSTANDARD LVCMOS15 [get_ports {sfp0_disable[0]}]set_property PACKAGE_PIN D25     [get_ports {sfp1_disable[0]}]
set_property IOSTANDARD LVCMOS15 [get_ports {sfp1_disable[0]}]

2.3 下载和调试

2.3.1 下载 PDI

下载 PDI 后，会出现 IBERT UI：

与 Zynq MPSoC 不同的是，Quad 中 4 个通道默认已建立连接。下图为 ZCU106 的 GUI：

2.3.2 创建 Links 并配置

1）创建 Links 的方法与 Zynq 一致：

2）默认 Status 已经建立连接。

可以观察到 PLL 已经锁定。

3）配置 Patterns 和回环模式

TX Pattern：PRBS 31
RX Pattern：PRBS 31
Loopback Mode：None（通过光纤物理回环）

可以看到 Status 状态变为 No link。

4）使能 SFP。

使能后，可以看到对应的 SFP 已经正常链接。

2.4 链路扫描参数

SFP2 扫描结果如下：

SFP1 扫描结果如下：

即使将 SFP1 的回环模式改为 Near-End PMA，也是类似这个结果。原因未知。

3. 其他

1）Warning

Warning: Starting in Vivado 2024.2, the Transceiver Wizard Subsystem IP will be the primary transceiver design tool for Versal devices. AMD IP and IPI support is limited in Vivado 2024.1. To use the Transceiver Wizard Subsystem properly in 2024.1, please refer to AR#000036251

Versal GT wizard migration guide

Versal GT wizard migration guidehttps://adaptivesupport.amd.com/s/article/000036251?language=en_UShttps://adaptivesupport.amd.com/s/article/000036251?language=en_UShttps://adaptivesupport.amd.com/s/article/000036251?language=en_UShttps://adaptivesupport.amd.com/s/article/000036251?language=en_UShttps://adaptivesupport.amd.com/s/article/000036251?language=en_US从 Vivado 2024.1 开始，新的 Versal 自适应 SoC 收发器向导子系统 IP 将可供用户使用。在所有 Versal 器件的 IP 库中找到的这个新向导重新将收发器设计的重点放在 RTL 上，将更传统的 RTL 可实例化包装器与父 IP 所需的智能桥接起来，以干净、稳健地共享单个 GT Quad 或跨越多个 Quad。

4. 总结

本文分享在 VD100 板卡上进行眼图测量的示例。

Versal 与 MPSoC 的差异：

MPSoC 使用便捷性优于 Versal。
Versal 需要更多的配置才能工作。
Versal 中没有 MPSoC 中查找 Quad 的方法。