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【FPGA开发】Vivado自定义封装IP核,绑定总线

支持单个文件的封装、整个工程的封装,这里用单个文件举例。

在文件工程目录下,自建一个文件夹,里面放上需要封装的verilog文件。

在这里插入图片描述

选择第三个,指定路径封装,找到文件所在目录

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取个名,选择封装IP的路径
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会打开一个新的Vivado窗口
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打开Ports and Interface
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想把连接ram的端口绑定在一起,这样在BD中连线时,就不用一根根的拉线,就可以一个总线搞定。

全选中,右键,添加总线

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这里自动验证一下,发现有一个严重警告
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这是因为MASTER_TYPE属性没对上

看到block ram的这个值时BRAM_CTRL
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因此自定义IP核的地方,也要把这个属性设置一下。

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重新生成ip,再自动检查

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题外话:
一般xilinx官方的bd中涉及的总线,都会可以直接映射的选,如果是自己定义的总线协议,也可以增加自定义。

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