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基于FPGA的时间数字转换(TDC)设计(五:基于Carry4的高精度TDC设计)

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在上次讲解的抽头延迟链TDC原理中,延迟链上的延迟单元对应Xilinx FPGA 芯片的Carry4模块中的MUXCY(选通器)元素,每个Carry4单元包含四个MUXCY。如图1所示,为Xilinx FPGA内部Carry4的内部结构图(具体可以参考ug474_7Serise_CLB文档)。通常一个Carr

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