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VCS flow学习

VCS

VCS 是IC从业者常用软件,该篇文章是一个学习记录,会记录在使用过程中各种概念及options。

VCS Flow

VCS Flow 可以分为Two-step Flow和Three-step Flow两类。

两步法

两步法只支持Verilog HDL和SystemVerilog的design,两步法主要包括以下两步:

  • Compiling the Design
    编译生成可执行二进制文件simv。
  • Simulating the Design
    使用simv进行仿真。

三步法

三步法支持Verilog HDL/VHDL/mixed HDL design,三步法包括以下三步:

  • Analyzing the Design
    使用vlogan(verilog-2000 compliant)或者vhdlan(VHDL-93 compliant)对RTL进行分析,在分析的同时会生成一些临时文件,这些临时文件会被Elaboration使用。
  • Elaboration the Design
    Elaboration会编译并link中间文件最终生成可执行二进制文件simv。
  • Simulating the Design
    使用simv进行仿真。

Elaboration

Elaboration 是simulation的第二步,在这步VCS会创建二进制文件simv,在这步可以有两种mode可选

  • debug mode
    这种mode常在debug的时候使用,生成二进制文件时间会比较长,但是有助于仿真正确性以及调试,所以在仿真初期建议使用这种mode。
  • optimized mode
    这种mode相对于debug mode来说生成二进制文件时间比较短,但是可能会有仿真正确性及调试的问题,建议在regression时使用。
    这两种mode可以通过-debug_access option设置。

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