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先来看位于VCCIOCFG这个bank上引脚，
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MODE

JTAG时，MODE=xxx. except 3’b000.
禁止设置为3’b000.

Slave Parallel时，MODE = 3’b110，不常用。
Slave Serial时，MODE = 3’b111，不常用。

Master SPI 时，MODE = 3’b001,这是最常用的模式。

需要使用一个1K电阻，上拉或者下拉。

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SCBV
内置的衰减器的使能控制。
决定BANKCFG和BANKL5或者BANKL4的压差适配。

若VCCIOCFG为2.5V或者3.3V时，需要将SCBV上拉1K电阻，接到VCCIOCFG上。使能衰减器，将输入的电压衰减到1.8V以下，再进入逻辑。
若VCCIOCFG为1.8V以下时，需要将SCBV下拉1K电阻，接到GND上。禁能衰减器，使输入电压无损进入逻辑。

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TMS,TCK,TDI,TDO,

这是JTAG的引脚，

这几个引脚，全部内置了弱上拉电阻，到VCCIOCFG。且始终是使能的。
可以在外部再补充一些上拉10K电阻，增强上拉的驱动能力。

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RSTN

这是硬件复位引脚，

这引脚，内置了弱上拉电阻，到VCCIOCFG。且始终是使能的。
需要在外部再补充一个上拉4K7以下的电阻，保证上拉的驱动能力。

复位起始于RSTN的下降沿的跳变，重新开始配置，则起始于RSTN的上升沿的跳变。

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INIT_FLAG_N,
CFG_DONE,
CFG_CLK,

这是配置过程的状态信号与控制信号，

INIT_FLAG_N,
这引脚，内置了弱上拉电阻，到VCCIOCFG。且始终是使能的。
需要在外部再补充一个上拉4K7以下的电阻，保证上拉的驱动能力。

CFG_DONE,
这引脚，内置了弱上拉电阻，到VCCIOCFG。且始终是使能的。
需要在外部再补充一个上拉4K7以下的电阻，保证上拉的驱动能力。

CFG_CLK,
在Slave Serial模式，作为输入。
在Master SPI 模式，作为输出，此模式下，需要在外部再补充一个上拉1K以下的电阻，保证上拉的驱动能力。

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再来看位于VCCIOL5这个bank上面的引脚。

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IO_STATUS_C

配置过程中，USERIO的管脚状态控制开关。

当该引脚上拉时，禁能USERIO的内置弱上拉。
当该引脚下拉时，使能USERIO的内置弱上拉。

该引脚没有内置弱上下拉，
需要在外部再补充一个上下拉4K7以下的电阻，保证上下拉的驱动能力。
推荐使用1K电阻。

典型应用中，使用1K电阻，上拉到VCCIO，使得USERIO可以在配置过程中，被配置为HIGHZ。

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ECCLK_IN

外部可选的配置时钟输入。
可以被分频后，由CFG_CLK输出出去。

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FCS_N
在MasterSPI模式下，用于片选。
该引脚没有内置弱上下拉，
需要在外部补充一个上拉4K7以下的电阻，保证上拉的驱动能力。

FCS2_N
在MasterSPI模式的X8位宽下，用于片选2。
注意，这个引脚位于L4这个bank。
该引脚没有内置弱上下拉，
需要在外部补充一个上拉4K7以下的电阻，保证上拉的驱动能力。

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CS_N
在Slave parallel模式下，用于片选。

CSO_DOUT
在Slave parallel模式下，用于片选向下一级传递。
需要在外部补充一个上拉4K7以下的电阻，保证上拉的驱动能力。

RWSEL，
在Slave parallel模式下，用于读写选择。

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D[31:16]
在Slave parallel模式下，X32位宽时，用于高半数据总线。

D[15:8]
在Slave parallel模式下，X16位宽时，用于高半数据总线。

D[7:4]
在Slave parallel模式下，X8位宽时，用于高半数据总线。
或者在MasterSPI模式下，X8位宽时，用于高半数据总线。

D[3:2]
在MasterSPI模式下，X4位宽时，用于高半数据总线。
需要在外部补充一个上拉4K7以下的电阻，保证上拉的驱动能力。

MISO_D1_DIN，
在MasterSPI模式下，X2位宽时，用于高半数据总线。
在MasterSPI模式下，X1位宽时，用于MISO。
可以在外部补充一个上拉4K7以下的电阻，保证上拉的驱动能力。

MOSI_D0
在MasterSPI模式下，X2位宽时，用于低半数据总线。
在MasterSPI模式下，X1位宽时，用于MOSI。
可以在外部补充一个上拉4K7以下的电阻，保证上拉的驱动能力。

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